中國(guó)工程師已經(jīng)開(kāi)始采用百萬(wàn)閘級(jí)FPGA設(shè)計(jì)產(chǎn)品，那么什么樣的PC系統(tǒng)才能滿(mǎn)足百萬(wàn)閘級(jí)FPGA的綜合和布線(xiàn)對(duì)計(jì)算能力的需求，看完本文后你將會(huì)有一個(gè)較清晰的概念。
James Lee
首席顧問(wèn)工程師
Intrinsix公司
Bob Peterson
自由撰稿人
在FPGA的設(shè)計(jì)平臺(tái)的測(cè)試過(guò)程中，標(biāo)準(zhǔn)測(cè)試電路包括太陽(yáng)微系統(tǒng)(Sun Microsystems)公司的picoJava處理器，利用Synplicity公司的Synplify綜合工具和賽靈思(Xilinx)公司的Alliance布線(xiàn)工具，可以將picoJava處理器嵌入Virtex 1000 FPGA之中。此外，還可采用ASIC設(shè)計(jì)中常用的Talisman源代碼(hod)設(shè)計(jì)作為測(cè)試基準(zhǔn)。
測(cè)試源代碼
要對(duì)EDA平臺(tái)進(jìn)行測(cè)評(píng)，必須尋找合適的測(cè)試代碼。這些測(cè)試代碼必須具備免費(fèi)獲得的渠道，否則其它測(cè)試人員難以重復(fù)測(cè)試，也就是說(shuō)，要么擁有測(cè)試代碼，要么采用開(kāi)放的公共源代碼。
這些測(cè)試代碼的規(guī)模和復(fù)雜度必須與待測(cè)試的平臺(tái)相適應(yīng)。藉由Sun公司的網(wǎng)站www.sun.com申請(qǐng)?jiān)S可，就可下載各種測(cè)試代碼。各種IP的許可條款有所不同，但通常情況下，SCSL(Sun小區(qū)源代碼許可)允許在最初的評(píng)估和開(kāi)發(fā)階段免費(fèi)使用源代碼。
測(cè)試之前，要從網(wǎng)站上下載picoJava內(nèi)核，它由一個(gè)小型微處理器構(gòu)成，可直接執(zhí)行由Java虛擬機(jī)定義的Java字節(jié)碼指令，picoJava的原始字節(jié)碼能提高執(zhí)行效率。我們選擇picoJava-II作為EDA平臺(tái)測(cè)試，它包括picoJava-II編程參考手冊(cè)、軟件開(kāi)發(fā)環(huán)境、仿真環(huán)境、RTL設(shè)計(jì)文件、驗(yàn)證測(cè)試套件、代碼范例和包含177Mb源代碼和文檔的RTL文檔。部份文檔是HTML文件，可用Web瀏覽器來(lái)瀏覽設(shè)計(jì)中的Verilog層。通常，picoJava內(nèi)核代碼很大，直接應(yīng)用到FPGA中比較困難，要將代碼適當(dāng)簡(jiǎn)化。太陽(yáng)公司將FPU和緩存指定為可配置的模塊，如圖1所示為picoJava模塊圖修改后的結(jié)果，最終的picoJava基準(zhǔn)包含649,770個(gè)門(mén)。
經(jīng)驗(yàn)證明，EDA工具的性能和硬件平臺(tái)對(duì)設(shè)計(jì)有很大的影響。因此，盡管picoJava是FPGA設(shè)計(jì)流程的理想測(cè)試基準(zhǔn)，我們還要從ASIC標(biāo)準(zhǔn)鏈接庫(kù)中選擇Talisman源代碼。Talisman是微軟和Cirrus Logic共同開(kāi)發(fā)的一個(gè)圖形引擎，微軟免費(fèi)提供大部份關(guān)鍵源代碼(hod)用于基準(zhǔn)測(cè)試項(xiàng)目?，F(xiàn)有的Talisman 源代碼的規(guī)模太大,難以嵌入到FPGA中，首先將門(mén)數(shù)減到946,400，進(jìn)一步再減到396,800，它們的Verilog代碼可從www.isdmag.com/edabenchmark下載。
946,400門(mén)的Talisman源代碼需要利用100%的FPGA資源，稱(chēng)其為T(mén)alisman_100，相比較而言，396,800門(mén)只需要利用60%的FPGA資源，因此稱(chēng)為T(mén)alisman_60，它代表更為現(xiàn)實(shí)的設(shè)計(jì)。
我們選擇的目標(biāo)FPGA是賽靈思公司Virtex系列XCV1000，它包含1,124,022個(gè)系統(tǒng)門(mén)(27,648個(gè)邏輯單元)、512個(gè)用戶(hù)I/O引腳以及4個(gè)可提供準(zhǔn)確時(shí)鐘分配的數(shù)字延遲鎖相環(huán)(DLL)。據(jù)稱(chēng)其時(shí)鐘-輸出延遲小于3ns。
在Virtex結(jié)構(gòu)中，F(xiàn)PGA的可配置邏輯塊(CLB)位于芯片的中央，周?chē)荝AM模塊、I/O互連區(qū)(VersaRing)、可配置邏輯和I/O模塊。在Virtex的CLB中，查找表、多路再使用器、觸發(fā)器和其它組成部份在每個(gè)CLB中復(fù)制4次。為了便于布線(xiàn)，每一個(gè)CLB有兩部份。
利用這種結(jié)構(gòu)的FPGA資源實(shí)現(xiàn)通用電路，需要專(zhuān)門(mén)的綜合和版圖設(shè)計(jì)支持。如前所述，可以采用Synplicity公司的Synplify工具進(jìn)行綜合，而用Xilinx公司的Alliance布局和布線(xiàn)工具進(jìn)行版圖設(shè)計(jì)。Alliance工具的獨(dú)特功能包括代碼翻譯、映射、時(shí)序分析、布局和布線(xiàn)以及最終的時(shí)序分析。
GUI的考慮
相對(duì)于A(yíng)SIC設(shè)計(jì)來(lái)說(shuō)，F(xiàn)PGA設(shè)計(jì)工具稍微不同。FPGA工具更加著重于圖形用戶(hù)界面(GUI)的使用。因此，Synplify和Alliance工具的使用比大多數(shù)ASIC工具都容易，但是批處理工作模式并不總具備無(wú)縫連接的特性。
例如，以批處理方式進(jìn)行試驗(yàn)時(shí)，發(fā)現(xiàn)Synplify工具不能從網(wǎng)絡(luò)服務(wù)器上導(dǎo)入設(shè)計(jì)文件。Synplify工具的GUI在交互運(yùn)行時(shí)，不存在檢索文件問(wèn)題，并且從本地磁盤(pán)上導(dǎo)入設(shè)計(jì)文件也不存在問(wèn)題。因?yàn)槲覀兛偸菑挠?jì)算機(jī)的磁盤(pán)上運(yùn)行基準(zhǔn)測(cè)試程序以避免網(wǎng)絡(luò)阻塞造成的故障，此外，當(dāng)藉由鍵盤(pán)從Synplify工具退出時(shí)，NT的任務(wù)監(jiān)視進(jìn)程表仍然顯示該任務(wù)持續(xù)執(zhí)行了幾分鐘，表明系統(tǒng)難以退出運(yùn)行狀態(tài)?？墒牵?dāng)Synplify完成一次正常運(yùn)行后，程序就會(huì)立刻退出，因而能記錄精確的運(yùn)行時(shí)間。
讓Alliance自動(dòng)運(yùn)行存在一些問(wèn)題，因?yàn)楝F(xiàn)在還不能以批處理命令控制所有功能。然而，可以藉由宏來(lái)實(shí)現(xiàn)這些功能，并用腳本初始化該宏。在標(biāo)準(zhǔn)測(cè)試程序中，無(wú)法實(shí)現(xiàn)Alliance的時(shí)序分析器功能，因?yàn)樵谕顺鰰r(shí)該工具彈出一個(gè)對(duì)話(huà)框，詢(xún)問(wèn)是否確認(rèn)退出，而批處理文件卻不知道如何選擇“是或否”。
腳本對(duì)基準(zhǔn)測(cè)試過(guò)程十分重要，我們仔細(xì)嵌套的各種腳本還具備一致測(cè)試工具執(zhí)行時(shí)間的基礎(chǔ)。如果設(shè)計(jì)工具不能及時(shí)退出，我們就無(wú)法精確計(jì)時(shí)，于是只能把時(shí)序分析器放在基準(zhǔn)測(cè)試程序之外。
如果不進(jìn)行基準(zhǔn)測(cè)試，當(dāng)設(shè)計(jì)過(guò)程很短且迭代次數(shù)較少時(shí)，就可更多地依賴(lài)GUI。開(kāi)發(fā)只使用幾次的腳本之目的在于，以工程師期望的方式設(shè)置FPGA工具，其運(yùn)行也只是幾次而已。
傳統(tǒng)的FPGA比較小，足以實(shí)現(xiàn)快速的設(shè)計(jì)流程，但是，隨著FPGA容量的提高，特別是百萬(wàn)閘FPGA的出現(xiàn)，要求廣泛采用依賴(lài)于批處理模式的計(jì)算機(jī)農(nóng)場(chǎng)(computer farm)。
桌面計(jì)算機(jī)的配置
為了完成FPGA設(shè)計(jì)任務(wù)，桌面計(jì)算機(jī)要做如下標(biāo)準(zhǔn)配置： 550MHz Compaq SP700、單Pentium III Xeon和1Gb的DRAM；550MHz IBM Intellistation Z Pro、雙Pentium III Xeon處理器和2Gb的DRAM；400MHz雙Pentium III Xeon PC、512Gb的DRAM；300MHz Pentium II PC、512Gb的DRAM。
所有這些系統(tǒng)均運(yùn)行Windows NT4，且具有100MHz的總線(xiàn)(300MHz的計(jì)算機(jī)除外，它具有66MHz總線(xiàn))。400MHz PC代表另一種典型配置。Compaq和IBM允許我們使用其計(jì)算機(jī)進(jìn)行測(cè)試。
由于FPGA基準(zhǔn)測(cè)試設(shè)計(jì)比大多數(shù)用于A(yíng)SIC基準(zhǔn)測(cè)試的設(shè)計(jì)小，我們希望所用的PC能夠完成規(guī)定的EDA設(shè)計(jì)任務(wù)。
實(shí)際上，這些PC完成綜合和版圖設(shè)計(jì)任務(wù)的速度很快，但是，128MB的DRAM還是不足以處理百萬(wàn)閘級(jí)FPGA設(shè)計(jì)。
我們只測(cè)試了一臺(tái)內(nèi)存較小的400MHz PC，這臺(tái)機(jī)器綜合較小的Talisman代碼基準(zhǔn)程序耗時(shí)約23分鐘，而其它擁有512MB DRAM的400MHz PC只需14分鐘。128MB的計(jì)算機(jī)布局和布線(xiàn)要花費(fèi)63小時(shí)，而512MB的計(jì)算機(jī)在4小時(shí)內(nèi)就完成了版圖設(shè)計(jì)。
本文總結(jié)
具有適當(dāng)容量DRAM的PC(根據(jù)ASIC設(shè)計(jì)標(biāo)準(zhǔn))可很好地處理FPGA設(shè)計(jì)任務(wù)，這個(gè)結(jié)論具備極好的可預(yù)測(cè)性。實(shí)際上，這標(biāo)志著系統(tǒng)配置和基準(zhǔn)測(cè)試之間存在一定的關(guān)系。
在綜合過(guò)程中，兩臺(tái)550MHz PC的性能基本相同。象通常的基準(zhǔn)測(cè)試一樣，在每一個(gè)測(cè)試平臺(tái)上將程序運(yùn)行3次，然后取平均。IBM和Compaq 550MHz機(jī)器的實(shí)際運(yùn)行時(shí)間僅相差1/10秒，在測(cè)試精度范圍之內(nèi)。
400MHz和300MHz基本配置的PC性能卓越，非常接近于其處理器速度。400MHz PC比550MHz PC慢27%，且基準(zhǔn)測(cè)試性能降低了26%到23%，類(lèi)似地，300MHz比550MHz約慢45%，基準(zhǔn)測(cè)試性能降低了41%到37%。如圖2所示。
實(shí)際上，即使在最慢的計(jì)算機(jī)上運(yùn)行最大的設(shè)計(jì)(如在300MHz PC上運(yùn)行picoJava)，Synplify工具只需運(yùn)行81分鐘就可綜合1百萬(wàn)閘的FPGA，在最快的機(jī)器上時(shí)間可縮短到47分鐘。無(wú)論何種方法，都可以在1天之內(nèi)完成百萬(wàn)閘級(jí)FPGA綜合。
作者James Lee是Intrinsix公司的首席顧問(wèn)工程師，他具有12年的Verilog工作經(jīng)驗(yàn)。Bob Peterson是自由撰稿人,在過(guò)去的17年間曾為許多雜志和公司撰寫(xiě)各種技術(shù)專(zhuān)題.